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求高手帮忙用vhDl编一个2,4,8,16分频程序

这个程序就是为了得到一个占空比为3/4的方波,波形仿真一下,把division2、division4和out1的波形调出来就可以了.或者根据程序自己画波形分析一下就OK了.

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div_8 is port (clk48m,reset:in std_logic; led1,led2:out std_logic);end div_8;architecture behave of div_8 is signal div_2 : std_logic; signal count : std_logic_vector(21

module div16(input i_clk,input i_rst_n,output o_div1,output o_div2);reg [4:0]div16_cnt;wire div16_ov;assign div16_ov = div16_cnt[4];always@(posedge i_clk or negedge i_rst_n)begin if(!i_rst_n) div16_cnt 评论0 0 0

使用74LS161计数振荡器的输出,不用设置复位和置数功能,计数器的输出从低位到高位正好满足2分频、4分频、8分频、16分频,分别接发光二极管即可.因为2,4,8,16正好是2的1,2,3,4次方.振荡器使用NE555搭建即可.74LS161是常用的四

你这个是5分频.给你个万能分频程序吧!以后就不用问别人了!VHDL的任意整数且占空比为50%分频代码 说明如下:1.其中top file 为 division,其中的clk_com是比较的频率,用它来和分频后波形进行比较,便于观察,2.any_enve为任意偶数

随便写了一个,功能没问题..library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity divclk is port (clk,reset: in std_logic; clock1: out std_logic); end divclk; architecture arch of divclk is constant halftime:std_logic_vector(24

1. 模N计数器的实现 一般设计中用到计数器时,我们可以调用lpm库中的计数器模块,也可以采用VHDL语言自己设计一个模N计数器.本设计采用VHDL语言设计一个最大模值为16的计数器.输入端口为:使能信号en,复位信号clr和时钟信号clk

做一个16-bit的计数器,需要分频的信号作为时钟.每一个时钟上升沿,计数器加1. 计数器的最高比特bit-15,就是原需要分频的信号频率的2^-16

library ieee: in std_logic;1' end architecture div2;101&quot: out std_logic;= temp1: out std_logic);1011011&quot: integer .std_logic_arith; =&gt.std_logic_unsigned;0000110" library ieee;---3 when "--------------------------------------------------- process(

你老师的用意应该是考核你的4M如何分出来,注意看我的注释.library ieee;use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin isport( clk_in :in std_logic;---------input clk 50MHz clk

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